"計畫"趕不上變化

今天一整天幾乎都在實驗室度過，
中午聽了彼得馬講的co-design教學，
感覺相當有趣，裡面有不少微處理機實驗教過的概念，
考慮研究所時到交大修一下，
不過寫VHDL的部份就比較麻煩一點了...

下午到資工那邊討論科專計畫(說是討論，其實比較像單方向的教學 orz)
因為目前只讀過SID官方的user manual，只有一點基本概念，
在資工學長的講解下，稍微了解SID中實作出cycle-accurate simulation的作法，
回到實驗室後，在學長的額外解釋下，
得知資工那邊負責的是mapper的部份(function call=>像AHB、OCP等協定的連結,ex: pin腳)，
然後我們要做shell(pin腳=>packet)
和inter-connection network(topology? 有無arbiter?...)的部份。
會是一個不小的工程…
連學長都說不一定能在要求的四個月內做到，
所以先做最簡單的，可能先省掉shell的部份，不做packet
不過目前當務之急是要先熟悉SID環境(精確地說是Andes)，
要實作加component進去並修改。

下星期一boss回來，下星期五科專計畫季報
當初把計畫想得太簡單了(註：難道可以像專題那麼混嗎？)
該認真讀講義和code了，
下午在實驗室讀manual的感覺還不錯 XD
好像慢慢找回讀書的感覺了，
預計星期四早上討論
加油！